65 lines
2.5 KiB
C
65 lines
2.5 KiB
C
//******************** (C) COPYRIGHT 2022 SmartLogic*******************************
|
|
// FileName : ucp_api_hardware.h
|
|
// Author : Boheng Lin bhlin919@126.com
|
|
// Date First Issued : 2023-03-04 14:37:50 PM
|
|
// Last Modified :
|
|
// Description :
|
|
// ------------------------------------------------------------
|
|
// Modification History:
|
|
// Version Date Author Modification Description
|
|
//
|
|
//**********************************************************************************
|
|
|
|
#ifndef UCP_API_HARDWARE_H_
|
|
#define UCP_API_HARDWARE_H_
|
|
|
|
#ifdef __cplusplus
|
|
extern "C" {
|
|
#endif
|
|
|
|
// ARM & UCP share memery addr
|
|
#define UCP_SHAREPARA_BASE (0x0a4F2000)
|
|
|
|
#define SERDES_INIT_FLAG_ADDR (UCP_SHAREPARA_BASE + 0x0240) // work step
|
|
|
|
#define GPIO_ULDELAY2UCP_ADDR (UCP_SHAREPARA_BASE + 0x0238) // uldelay
|
|
#define GPIO_DLDELAY2UCP_ADDR (UCP_SHAREPARA_BASE + 0x023C) // dldelay
|
|
|
|
#define GPIO_VERSION2UCP_ADDR (UCP_SHAREPARA_BASE + 0x1000) // version
|
|
|
|
#define UCP_JESDPARA_RX0 (UCP_SHAREPARA_BASE + 0x1010) // rx0 para
|
|
#define UCP_CLKPARA0_RX0 (UCP_SHAREPARA_BASE + 0x1020)
|
|
#define UCP_CLKPARA1_RX0 (UCP_SHAREPARA_BASE + 0x1024)
|
|
#define UCP_JESDPARA_RX1 (UCP_SHAREPARA_BASE + 0x1030) // rx1 para
|
|
#define UCP_CLKPARA0_RX1 (UCP_SHAREPARA_BASE + 0x1040)
|
|
#define UCP_CLKPARA1_RX1 (UCP_SHAREPARA_BASE + 0x1044)
|
|
#define UCP_JESDPARA_TX0 (UCP_SHAREPARA_BASE + 0x1050) // tx0 para
|
|
#define UCP_CLKPARA0_TX0 (UCP_SHAREPARA_BASE + 0x1060)
|
|
#define UCP_CLKPARA1_TX0 (UCP_SHAREPARA_BASE + 0x1064)
|
|
#define UCP_JESDPARA_TX1 (UCP_SHAREPARA_BASE + 0x1070) // tx1 para
|
|
#define UCP_CLKPARA0_TX1 (UCP_SHAREPARA_BASE + 0x1080)
|
|
#define UCP_CLKPARA1_TX1 (UCP_SHAREPARA_BASE + 0x1084)
|
|
|
|
#define GPIO_TRIGBIT2UCP_ADDR (UCP_SHAREPARA_BASE + 0x1100) // TRIG
|
|
|
|
#define GPIO_TXTRXBIT2UCP_ADDR (UCP_SHAREPARA_BASE + 0x1120) // TX trx
|
|
#define GPIO_TXRFBIT2UCP_ADDR (UCP_SHAREPARA_BASE + 0x1140) // TX rf
|
|
#define GPIO_TXSWBIT2UCP_ADDR (UCP_SHAREPARA_BASE + 0x1160) // TX SW
|
|
|
|
#define GPIO_RXTRXBIT2UCP_ADDR (UCP_SHAREPARA_BASE + 0x1180) // RX trx
|
|
#define GPIO_RXRFBIT2UCP_ADDR (UCP_SHAREPARA_BASE + 0x11A0) // RX rf
|
|
#define GPIO_RXSWBIT2UCP_ADDR (UCP_SHAREPARA_BASE + 0x11C0) // RX sw
|
|
|
|
|
|
#define GPIO_ORXTRXBIT2UCP_ADDR (UCP_SHAREPARA_BASE + 0x11E0) // ORX trx
|
|
#define GPIO_ORXRFBIT2UCP_ADDR (UCP_SHAREPARA_BASE + 0x1200) // ORX rf
|
|
#define GPIO_ORXSWBIT2UCP_ADDR (UCP_SHAREPARA_BASE + 0x1220) // ORX sw
|
|
|
|
|
|
#ifdef __cplusplus
|
|
}
|
|
#endif
|
|
|
|
#endif /* #ifndef UCP_API_HARDWARE_H_ */
|
|
|